| dc.contributor.advisor | Šotola, Vojtěch | |
| dc.contributor.author | Zedníček, Jiří | |
| dc.date.accessioned | 2023-06-23T08:45:43Z | |
| dc.date.available | 2023-06-23T08:45:43Z | |
| dc.date.issued | 2023 | |
| dc.identifier.other | OSD002 | |
| dc.identifier.uri | http://hdl.handle.net/10084/150320 | |
| dc.description.abstract | Bakalářská práce se zabývá analýzou a syntézou sekvenčních obvodů. Součástí práce je metodický manuál pro tvorbu sekvenčních obvodů. V práci se vyskytuje přehled číslicové techniky, který má za účel přiblížit simulované a následně realizované číslicové obvody a pochopit jejich princip. Jsou zde popsány vzorové laboratorní úlohy pro tvorbu generátoru zadané sekvence, synchronního čítače vpřed a vzad a asynchronního čítače vpřed a vzad. | cs |
| dc.description.abstract | The bachelor thesis deals with the analysis and synthesis of sequential circuits. Part of the thesis is a methodological manual for creation of sequential circuits. There is an overview of digital technology, which is given in order to present simulated and implemented sequential logic circuits a to understand their principals. Examples of laboratory experiments for the creation of a specified sequence generator, a synchronous up/down counter and an asynchronous up/down counter are described in this thesis. | en |
| dc.format.extent | 4202336 bytes | |
| dc.format.mimetype | application/pdf | |
| dc.language.iso | cs | |
| dc.publisher | Vysoká škola báňská – Technická univerzita Ostrava | cs |
| dc.subject | Číslicová technika | cs |
| dc.subject | sekvenční logické obvody | cs |
| dc.subject | generátor sekvence | cs |
| dc.subject | synchronní čítač vpřed a vzad | cs |
| dc.subject | asynchronní čítač vpřed a vzad | cs |
| dc.subject | Digital technology | en |
| dc.subject | sequential logic circuit | en |
| dc.subject | sequence generator | en |
| dc.subject | up/down synchronous counter | en |
| dc.subject | up/down asynchronous counter | en |
| dc.title | Analýza a syntéza sekvenčních logických obvodů | cs |
| dc.title.alternative | Analysis and Synthesis of Sequential Logic Circuits | en |
| dc.type | Bakalářská práce | cs |
| dc.contributor.referee | Palacký, Petr | |
| dc.date.accepted | 2023-05-30 | |
| dc.thesis.degree-name | Bc. | |
| dc.thesis.degree-level | Bakalářský studijní program | cs |
| dc.thesis.degree-grantor | Vysoká škola báňská – Technická univerzita Ostrava. Fakulta elektrotechniky a informatiky | cs |
| dc.description.department | 430 - Katedra elektroniky | cs |
| dc.thesis.degree-program | Aplikovaná elektronika | cs |
| dc.description.result | výborně | cs |
| dc.identifier.sender | S2724 | |
| dc.identifier.thesis | ZED0032_FEI_B0714A060012_2023 | |
| dc.rights.access | openAccess | |