Simulácia a testovanie sekvenčných obvodov vo VHDL

Nekoranec, Miroslav

Simulácia a testovanie sekvenčných obvodov vo VHDL

dc.contributor.advisor	Nevlud, Pavel
dc.contributor.author	Nekoranec, Miroslav
dc.contributor.referee	Kapičák, Lukáš
dc.date.accepted	2022-05-31
dc.date.accessioned	2022-09-01T07:20:20Z
dc.date.available	2022-09-01T07:20:20Z
dc.date.issued	2022
dc.description.abstract	Cieľom bakalárskej práce je na základe teoretických východísk simulovanie a testovanie sekvenčných obvodov pomocou jazyka VHSIC Hardware Description Language. Teoretická časť bakalárskej práce sa zaoberá rozborom sekvenčných obvodov. Prvá teoretická kapitola opisuje logické obvody. Druhá teoretická kapitola sa venuje teoretickému rozboru a opisuje sekvenčné obvody. Praktická časť bakalárskej práce sa zaoberá popisom výsledkov simulácií a testovaním rôznych typov sekvenčných obvodov, na základe teoretických východísk. Testovanie a simulovanie je realizované pomocou simulačných nástrojov pre Linux.	cs
dc.description.abstract	The aim of the bachelor thesis is to simulate and test sequential circuits using VHSIC Hardware Description Language based on theoretical background. The theoretical part of the bachelor thesis deals with the analysis of sequential circuits. The first theoretical chapter describes logic circuits. The second theoretical chapter deals with the theoretical analysis and describes sequential circuits. The practical part of the bachelor thesis deals with the description of simulation results and testing of different types of sequential circuits, based on the theoretical background. Testing and simulation is performed using simulation tools for Linux.	en
dc.description.department	440 - Katedra telekomunikační techniky	cs
dc.description.result	výborně	cs
dc.format.extent	5566489 bytes
dc.format.mimetype	application/pdf
dc.identifier.other	OSD002
dc.identifier.sender	S2724
dc.identifier.thesis	NEK0024_FEI_B0714A060010_2022
dc.identifier.uri	http://hdl.handle.net/10084/147300
dc.language.iso	sk
dc.publisher	Vysoká škola báňská – Technická univerzita Ostrava	cs
dc.rights.access	openAccess
dc.subject	čítače	cs
dc.subject	FPGA	cs
dc.subject	FSM	cs
dc.subject	klopné obvody	cs
dc.subject	sekvenčné obvody	cs
dc.subject	simulácia	cs
dc.subject	testovanie	cs
dc.subject	konečné stavové automaty	cs
dc.subject	registre	cs
dc.subject	VHDL	cs
dc.subject	counters	en
dc.subject	finite state machines	en
dc.subject	flip-flop circuits	en
dc.subject	FPGA	en
dc.subject	FSM	en
dc.subject	sequential circuits	en
dc.subject	registers	en
dc.subject	simulation	en
dc.subject	testing	en
dc.subject	VHDL	en
dc.thesis.degree-grantor	Vysoká škola báňská – Technická univerzita Ostrava. Fakulta elektrotechniky a informatiky	cs
dc.thesis.degree-level	Bakalářský studijní program	cs
dc.thesis.degree-name	Bc.
dc.thesis.degree-program	Telekomunikační technika	cs
dc.title	Simulácia a testovanie sekvenčných obvodov vo VHDL	sk
dc.title.alternative	Simulace a testování sekvenčních obvodů ve VHDL	cs
dc.title.alternative	Simulation and Testing Sequential Circuits in VHDL	en
dc.type	Bakalářská práce	cs

Files

Original bundle

Now showing 1 - 4 out of 4 results

Name:: NEK0024_FEI_B0714A060010_2022.pdf
Size:: 5.31 MB
Format:: Adobe Portable Document Format
Description:: Text práce

Download

Name:: NEK0024_FEI_B0714A060010_2022_zadani.pdf
Size:: 47.11 KB
Format:: Adobe Portable Document Format
Description:: Zadání

Download

Name:: NEK0024_FEI_B0714A060010_2022_posudek_vedouci_Nevlud_Pavel.pdf
Size:: 55.93 KB
Format:: Adobe Portable Document Format
Description:: Posudek vedoucího – Nevlud, Pavel

Download

Name:: NEK0024_FEI_B0714A060010_2022_posudek_oponent_Kapicak_Lukas.pdf
Size:: 55.1 KB
Format:: Adobe Portable Document Format
Description:: Posudek oponenta – Kapičák, Lukáš

Download

Collections

Vysokoškolské kvalifikační práce Fakulty elektrotechniky a informatiky / Theses and dissertations of Faculty of Electrical Engineering and Computer Science (FEI)